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Nov 26 – 27, 2021
Asia/Shanghai timezone

基于65nm工艺的时间投影室低功耗模数混合读出芯片研制进展

Nov 26, 2021, 4:10 PM
18m

Speaker

伟 刘 (清华大学)

Summary

摘要:本文介绍了一种用于CEPC TPC的低功耗模数混合读出芯片。为了能够达到高动量分辨率和空间分辨率,时间投影室每个端盖具有百万个读出pad。百万个读出pad需要百万通道的高密度低功耗读出电子学。国际上已有的芯片无法满足CEPC TPC高计数率以及低功耗的读出需求。因此我们通过采用更先进的65纳米工艺,将模拟的高阶CRRC成型转成一阶CRRC成型并在数字域实现梯形滤波来达到更好的能效。整个芯片的版图已经设计完成,准备流片。芯片由16个通道组成,单个通道包括了模拟前端(前放+CRRC成型+基线保持电路),SARADC以及数字模块。其中数字模块由两级基线恢复器,梯形滤波器,环形缓存(ring buffer),触发判选,数据打包以及多事件缓存模块(event buffer)组成。仿真结果如下:模拟前端的单通道功耗1.4 mW,ADC的单通道功耗1 mW,数字滤波的单通道功耗:4.1 mW,增益:10 mV/fC,动态范围:120 fC。更多的设计细节将在会上介绍。

Primary author

伟 刘 (清华大学)

Presentation materials