中国物理学会高能物理分会第十一届全国会员代表大会暨学术年会

高空间分辨率的像素传感器是未来环形正负电子对撞机CEPC顶点探测器的核心技术。为了在r(phi)平面达到5微米的次级顶点重建精度（impact parameter resolution），要求像素传感器本身的空间分辨率达到3微米。在低功耗和快速读出的设计约束下，采用Binary读出的像素pitch需要缩小到16~18微米才有可能满足高空间分辨率的要求。但是每个像素的模拟前端和数字逻辑电路所需的版图面积限制了像素pitch从目前主流的25~30微米进一步缩小。最新的3D-SOI技术在常规200nm SOI像素传感器的基础上，增加了垂直堆叠的upper电路层和高密度微球（micro-bump）阵列连接。这为保持像素电路功能的前提下，缩小像素pitch提供了技术条件。 本报告从CEPC顶点探测器的设计挑战出发，介绍主要的设计指标对像素传感器设计方案的约束，并讨论空间分辨率与像素pitch的依赖关系。结合CPV(Compact Pixel for Vertex)系列像素芯片的研发工作，给出高空间分辨率的实现方法，尤其是采用3D-SOI设计的CPV-4芯片整体方案。目前该芯片的Lower tier和Upper tier已经分别完成了功能验证，正在进行3D集成的后道工艺处理。这项工作为实现极高空间分辨的像素传感器提供了一种可行的技术路线。相比于采用新一代65 nm或更小CMOS工艺，通过缩小晶体管尺寸来缩小像素pitch的另一种技术路线，具有耗尽层厚，信噪比高的优点，有望满足CEPC顶点探测器高空间分辨率，低功耗和快速读出的综合指标要求。