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基于CMOS（互补金属氧化物半导体）的硅像素探测器近年来在高能对撞物理实验中发展迅速，成为顶点探测和径迹探测的主要技术方案。在对BESIII漂移室内室的升级研究工作中，一种新的方案是采用芯片拼接技术方案，研制晶圆尺度的CMOS像素传感器，并进行打磨减薄到可卷曲的厚度（~50 $\mu$m），从而开展圆筒形自支撑结构的硅径迹探测器原型机的研究。该方案不仅具有传统 CMOS像素探测器的优势，即高空间分辨、优异的抗辐照能力，还具有极低的物质量和较低的灵敏区功耗。
原型探测器设计为两层50$\mu$m厚的高精度硅像素探测器，芯片内半径分别为35mm和48mm，长100mm，两层芯片之间由PMI泡沫作为隔离和辅助支撑。在芯片架构上，为了提高读出速度，采用长方形像素设计。一组基本像素阵列由92行、600列个长方形像素构成，42组该阵列和外围电子学等拼接成单个晶圆级芯片，芯片长宽均为11cm；而外围电子学设置在芯片两端的灵敏区以外，可简化探测器的冷却系统，使得探测器的物质量降低到每层平均约0.12$\%X_0$。此外，针对原型探测器研制的工艺方法，如大面积超薄芯片卷曲、打线卷曲顺序、引线键合参数优化、芯片卷曲后性能研究等问题，开展了相关研究。首先，通过有限元仿真分析及优化工装设计，实现了芯片卷曲后边缘处偏移量小于$\pm$100$\mu$m；通过反复实验比较，确定了先卷曲后打线的方法；通过优化超声和键合力，使得打线键合平均拉力大于8.5g，确保芯片卷曲后打线的稳定性和可靠性；最后，我们将使用CMOS功能芯片进行卷曲测试，对比研究芯片卷曲前后的性能。
通过以上研究，验证了基于芯片拼接技术的大面积圆筒探测器原型机研发的工艺流程，为后续研究的顺利进行奠定了基础，同时还将为未来高性能顶点径迹探测器的研发提供技术储备。
